GDDR5 SGRAM to szybka pamięć dynamiczna o dostępie swobodnym przeznaczona do zastosowań wymagających dużej przepustowości. Urządzenia GDDR5 zawierają następującą liczbę bitów:
4 Gb ma 4 294 967 296 bitów i szesnaście banków
GDDR5 SGRAM wykorzystuje architekturę pobierania wstępnego 8n i interfejs DDR, aby osiągnąć wysoką prędkość działania. Urządzenie można skonfigurować do pracy w trybie x32 lub x16 (clamshell). Tryb jest wykrywany podczas inicjalizacji urządzenia. Interfejs GDDR5 przesyła dwa słowa danych o szerokości 32 bitów na cykl zegara WCK do/z pinów I/O. Odpowiadający 8n-prefetch, pojedynczy dostęp do zapisu lub odczytu składa się z transferu danych o szerokości 256 bitów, dwóch cykli zegara CK w rdzeniu pamięci wewnętrznej i ośmiu odpowiednich transferów danych o szerokości 32 bitów i pół cyklu zegara WCK na pinach we/wy .GDDR5 SGRAM działa z zegarem różnicowym CK i CK#. Komendy są rejestrowane na każdym rosnącym zboczu CK. Adresy są rejestrowane przy każdym narastającym zboczu CK i na każdym narastającym zboczu CK # .GDDR5 zastępuje impulsowe stroboskopy (WDQS i RDQS) używane w poprzednich pamięciach DRAM, takich jak GDDR4, ze swobodnie działającym różnicowym zegarem przekazywanym (WCK / WCK #) z obydwoma wejściami i dane wyjściowe rejestrowane i sterowane odpowiednio na obu krawędziach przekazywanego WCK. Dostępy odczytu i zapisu do pamięci GDDR5 SGRAM są zorientowane na impulsy; dostęp rozpoczyna się w wybranej lokalizacji i składa się łącznie z ośmiu słów danych. Dostęp rozpoczyna się od zarejestrowania polecenia ACTIVE, po którym następuje polecenie READ lub WRITE. Zarejestrowane bity adresu zbieżne z poleceniem ACTIVE i następną rosnącą krawędzią CK # służą do wyboru banku i wiersza, do którego ma być dostęp. Zarejestrowane bity adresu zgodne z komunikatem READ lub WRITE
